مهندسی نورومورفیک یا محاسبات نورومورفیک یک مفهوم است که در اواخر دهۀ 1980 میلادی توسط Carver Mead توسعه داده شد. این مفهوم، استفاده از سیستم های VLSI، شامل مدارهای آنالوگ الکترونیکی برای تقلید معماری های نوروبیولوژیکی در سیستم های عصبی را توصیف می کند. در حال حاضر کلمۀ نورومورفیک برای توصیف مدارهای مجتمع بسیار پر تراکم آنالوگ، دیجیتال و حالت مختلط آنالوگ / دیجیتال و همچنین سیستم های نرم افزاری که مدل سیستم های عصبی را پیاده سازی می کنند نیز به کار می رود. پیاده سازی سیستم های نورومورفیک به صورت سخت فزاری نیز می تواند توسط ممریستورهای بر پایۀ اکساید ، سوییچ های آستانه و نیز ترانزیستورها تحقق یابد. مدارهای بر پایۀ ممریستور از عملکرد سیناپس در انتقال نوروترانسمیترها در مغز الهام می گیرند. حافظۀ سوییچینگ سریع، پردازش سیگنال، منطق قابل برنامه ریزی، سیستم های کنترل، پردازش تصویر و تشخیص الگو از مزایای استفاده از مدارهای ممریستوری است.

مهندسی نورومورفیک یک موضوع چند رشته ای است که از زیست شناسی، فیزیک، ریاضیات، علوم کامپیوتر و مهندسی الکترونیک برای طراحی سیستم های عصبی مصنوعی مانند سیستم های بصری، پردازش گرهای شنوایی و... الهام می گیرد.

پیاده سازی های VLSI از شبکه های نورون های اسپایکینگ راه حل های نوید بخشی را برای مسائل مرتبط با پردازش های حسی Real-Time و دسته بندی های On-Line الگوهای پیچیده ارائه می دهد. بدین منظور، گسترۀ وسیعی از افزاره های شامل نورون های سیلیکونی و سیناپس ها توسعه داده شده اند. این گستره، از ابزارهای حسی مانند شبکیه ها و حلزون گوش سیلیکونی تا پیاده سازی های VLSI از مدل های نورونی بر پایۀ رسانایی، آرایه های قابل پیکره بندی مجدد از نورون های Integrate and Fire و تراشه های یادگیری که مدل های پیچیدۀ بر پایۀ اسپایک شکل پذیری سیناپسی را پیاده سازی می کنند شامل می شود.

به موازات توسعۀ افزاره های VLSI بر پایۀ پالس، یک پیشرفت قابل ملاحظه نیز در توسعۀ زیر ساخت های ارتباط Event-Based ناهمزمان بر پایۀ AER به وجود آمده است. این دو عامل باعث پیش رفتن به سوی ساختن یک مجموعۀ چشمگیر از سیستم های چند تراشه ای بر پایۀ پالس شده است.

همزمان با اینکه شبکه های VLSI چند تراشه ای بزرگ مقیاس از نورون های اسپایکینگ بیشتر و بیشتر منتشر می شوند، توسعۀ الگوریتم ها و مدارهای یادگیری قدرتمند بر پایۀ اسپایک سازگار با این سیستم ها نیز اهمیت بسزایی دارد. این مدارهای یادگیری باید به سیستم های عصبی چند تراشه ای این توانایی را ببخشند که بتوانند با سیگنال ورودیشان برای یادگیری و دسته بندی الگوهای پیچیدۀ وابسته به فضا و زمان (سیگنال رسیده از سیستم های بصری و شنوایی) منطبق شوند و در نهایت با کاربر و محیط تعامل داشته باشند . ویژگی اخیر این مفهوم را می رساند که مدارهای یادگیری باید ثابت زمانی های قابل قبولی از نظر بیولوژیکی (از مرتبۀ میلی ثانیه) داشته باشند، پس در این صورت با سیگنال هایی که پردازش می کنند منطبق هستند و به طور ذاتی با اتفاقات دنیای واقعی سنکرون هستند. علاوه بر این، اگر که سیستم های بر پایۀ اسپایک احتیاج دارند که در سناریوهای دنیای واقعی، با تغییرات زیاد در سیگنال های ورودی، در درجۀ حرارت محیط و در طول دوره های طولانی از زمان عمل کنند، بسیار مطلوب خواهد بود که مدارهای یادگیری به وسیلۀ مکانیسم هایی کنترل شوند که در مقیاس های مختلفی از زمان (از کسری از ثانیه تا روزها و ماه ها) عمل کنند که این مشابه با مکانیسم شکل پذیری بلند یا کوتاه مدت یا شکل پذیری متعادل در سیستم های عصبی بیولوژیک است .

به هر حال مکانیسم های یادگیری و شکل پذیری شامل سیناپس های فیزیکی، چه سیناپس های بیولوژیکی و چه سیناپس های الکترونیکی، باید با دو مشکل اساسی مقابله کنند :

• چگونگی اصلاح سیناپس ها به منظور یادگیری انجمن ها و تولید حافظه ها.
• محافظت از حافظه ها در مقابل گذر زمان و چند بار نوشتن ناشی از ذخیرۀ حافظه جدید.

حفاظت از حافظه یک مسئلۀ جدی است، زیرا که زمان عمر حافظۀ سیناپس های واقعی که دارای وزن هایی هستند که در یک محدودۀ معین تغییر می کنند، تنها به صورت لگاریتمی با تعداد سیناپس ها رشد می کند. افزایش تعداد حالت هایی که هر وزن سیناپسی دارد، به شرطی که در یک محدوۀ معین باشد، باعث یک بهبود در زمان عمر حافظه می شود و باعث رشد آن به صورت خطی یا درجۀ دو می شود. بنابراین یک استراتژی مؤثر برای محافظت از حافظه های از قبل ذخیره شده این است که برای هر اثر سیناپسی دو حالت پایدار در نظر بگیریم. در نتیجه با این اصلاح، زمان عمر حافظه با ضریبی که با عکس احتمال اصلاح سیناپسی متناسب است افزایش می یابد .

برای رفع مشکل اصلاح سیناپس ها نیز یک مکانیسم یادگیری بر پایۀ اسپایک با عنوان STDP مطرح می شود. در STDP زمان بندی نسبی اسپایک های پیش و پس سیناپسی، چگونگی به روز رسانی اثر سیناپسی را مشخص می کند. همچنین هم در حالت تئوری و هم در حالت پیاده سازی VLSI نشان داده شده است که STDP می تواند در یادگیری به منظور دسته بندی الگوهای اسپایک وابسته به فضا و زمان مؤثر باشد .

مکانیسم یادگیری بر پایۀ اسپایک ارائه شده از دو بخش کلی ماژول کنترل وزن پس سیناپسی و ماژول آپدیت وزن پیش سیناپسی تشکیل شده است. در این تحقیق مدار پیشنهادی برای ماژول کنترل وزن پس سیناپسی با استفاده از مدل نورونی I&F تعمیم یافته، مدار سیناپس DPI، مقایسه گر ولتاژ، مقایسه گر جریان WTA و مدار آنالوگ آستروسیت ارائه می شود. حال به شرح مختصر ماژول کنترل وزن پس سیناپسی و ماژول آپدیت وزن پیش سیناپسی می پردازیم.

مدار کنترل وزن پس سیناپسی شامل قسمت های زیر می باشد:

• مدار نورن I&F تعمیم یافته (نورون DPI).
• مدار انتگرال گیر زوج تفاضلی به عنوان سیناپس.
• مقایسه گر ولتاژ.
• مقایسه گر جریان.

مدار آپدیت وزن پیش سیناپسی نیز شامل قسمت های زیر می باشد:

• بلوک ورودی AER.
• تقویت کننده با فیدبک مثبت.
• سوییچ های ترانزیستوری.
• مدار DPI.

تعداد پیاده سازی های VLSI از شبکه های عصبی بر پایۀ اسپایک روز به روز و به طور پیوسته در حال افزایش است و استفاده از این سیستم ها نیز بیش از پیش در حال فراگیر شدن است. برای استفادۀ بهتر و بیشتر از این سیستم ها، باید برای آن ها الگوریتم ها و مدارهای یادگیری را که از اهمیت ویژه ای نیز برخوردار هستند طراحی کنیم. مدارهای یادگیری باید به شبکۀ عصبی توانایی تشخیص و دسته بندی الگوهای ورودی پیچیده را ببخشند. این مدارهای یادگیری به طور معمول همراه بامدار نورون های خطی Integrate and Fire استفاده شده اند، اما چون امروزه دستۀ جدیدی از نورون های سیلیکونی در حال توسعه هستند، باید نحوۀ ارتباط مدارهای یادگیری با مدارهای نورونی جدید بررسی و ارزیابی شود. در این پژوهش ما یک پیاده سازی VLSI جدید از یک مدار یادگیری بر پایۀ اسپایک که شامل دو بخش ماژول کنترل وزن پس سیناپسی و ماژول آپدیت وزن پیش سیناپسی است را ارائه می دهیم. مدار جدیدی که ما در این جا پیشنهاد می دهیم شامل یک مدار نورون I&F تعمیم یافته (نورون DPI)، مدار انتگرال گیر زوج تفاضلی به عنوان سیناپس، آپ امپ به عنوان مقایسه گر ولتاژ و مدارهای WTA و آستروسیت آنالوگ به عنوان مقایسه گر جریان می باشد. مدار با استفاده از نرم افزار HSPICE و با تکنولوژی CMOS 0.35µm برای هر دو نوع ترانزیستورهای NMOS و PMOS شبیه سازی شده است و نتایج حاصل نیز عملکرد قابل قبول مدار پیشنهادی را تأیید می کنند. همچنین سطح اشغال شده توسط مدار پیشنهادی حدود 106 µm × 146 µm است که با نرم افزار Cadence طراحی شده است.

 

فهرست مطالب:

چکیده

فصل اول: مقدمه و کلیات

پیشگفتار

هدف تحقیق

ابزار گردآوری داده ها

نرم افزار شبیه سازی

فرض های در نظر گرفته شده

ساختار پروژه

فصل دوم: مفاهیم اولیه و پیشینه پژوهش

مقدمه

شبکه عصبی بیولوژیکی

نورون

جسم سلولی یا پریکاریون

دندریت

آکسون

سیناپس

پتانسیل غشا

پتانسیل کنش

آستروسیت

بررسی کارهای قبلی انجام شده در رابطه با پیاده سازی مداری نورون

بررسی کارهای قبلی انجام شده در رابطه با پیاده سازی مداری سیناپس

بررسی کارهای قبلی انجام شده در رابطه با پیاده سازی مداری آستروسیت

بررسی برخی از کارهای قبلی انجام شده در رابطه با پیاده سازی مداری مکانیسم های یادگیری

فصل سوم: تئوری استفاده شده در تحقیق و مدار پیشنهادی

مقدمه

مکانیسم یادگیری بر پایۀ اسپایک

مدار کنترل وزن پس سیناپسی

مدار آپدیت وزن پیش سیناپسی

نتیجه گیری از مدار یادگیری بر پایۀ اسپایک

روند طراحی مدار پیشنهادی برای قسمت کنترل وزن پس سیناپسی

تحلیل و بررسی مدار نورون I&F تعمیم یافته

نحوۀ عملکرد مدار نورون I&F تعمیم یافته

تحلیل و بررسی مدار DPI به عنوان سیناپس

تحلیل و بررسی مدار آستروسیت آنالوگ

تحلیل و بررسی مدار مقایسه گر جریان Winner-Take-All

مقایسه گر ولتاژ

فصل چهارم: نتایج شبیه سازی

مقدمه

پارامترهای مداری نورون I&F تعمیم یافته

پارامترهای مداری آستروسیت آنالوگ

پارامترهای مداری سیناپس DPI

پارامترهای مداری مقایسه گرهای جریان CC2 و CC3

مقایسه گر ولتاژ

لی اوت مدار پیشنهادی

نتایج شبیه سازی مدار آستروسیت

نتایج شبیه سازی شبکۀ عصبی کوچک شامل سه نورون و یک آستروسیت

نتایج شبیه سازی مدار نورون با جریان ورودی 20 pA

مقایسۀ نتایج شبیه سازی مدارهای با آستروسیت و بدون آستروسیت با جریان ورودی 20 pA

نتایج جریان های خروجی و ولتاژهای خروجی سیناپس و آستروسیت با جریان ورودی 25 pA

نتایج جریان های خروجی مدار پیشنهادی و مدار بدون آستروسیت به ازای شش جریان ورودی مختلف

نتیجه گیری

فصل پنجم: نتیجه گیری و پیشنهادات

نتیجه گیری

پیشنهادات

منابع و مآخذ

فهرست شکل ها

فهرست جدول ها

چکیده انگلیسی

 

این فایل می تواند به عنوان یک مرجع در رشته مهندسی الکترونیک در مقطع کارشناسی ارشد مورد استفاده قرار بگیرد. در صورت نیاز به فایل های شبیه سازی می توانید با شماره تلفن 09183865359 تماس بگیرید.